EE140 课程笔记：模拟集成电路与 LCD 驱动放大器设计

2024 年春季我在 Berkeley 修读了 EE140（Linear Integrated Circuits），教材是 Razavi 的 Design of Analog CMOS Integrated Circuits。课程从单管放大器讲起，经过电流镜、差分对、频率响应与反馈，最后讲到两级运放与补偿。实验全部在 Cadence Virtuoso 中搭原理图并仿真，期末项目是为智能手表屏幕设计一个 LCD 像素驱动放大器。实验报告、设计脚本和项目报告整理在 2024_spring_ee140 仓库中。

实验

Lab 1：熟悉 Cadence 与共源放大器。 这次实验搭建了共源放大器的原理图、符号和测试平台，并标出直流工作点。饱和区长沟道 MOSFET 的小信号增益可以写成

\[ A_v = -g_m r_{out}, \qquad g_m = \frac{2I_D}{V_{GS}-V_{th}}, \qquad r_{out} \approx \frac{1}{\lambda I_D}, \]

两式相乘得到 \(A_v \approx -\dfrac{2}{\lambda (V_{GS}-V_{th})}\)。这个结果说明，偏置在饱和区的晶体管之所以能提供增益，是因为漏极电流主要由 \(V_{GS}\) 控制而对 \(V_{DS}\) 不敏感，同时输出电阻较大。

Lab 2：手算与仿真的对照。 这次实验使用 HSPICE level 3 模型，NMOS 与 PMOS 的阈值电压分别为 0.8 V 和 −0.8 V。实验对两种电路配置分别手算增益与带宽，再在 Cadence 中做 AC 与瞬态仿真，比较增益、带宽和输出摆幅。第一种配置的手算增益约为 19.3 dB，带宽约为 1.9 MHz。

Lab 3：\(g_m/I_D\) 设计方法。 这次实验不再依赖平方律模型，而是用仿真得到的查找表来确定器件尺寸。以 Exercise 1 为例，给定负载电容 \(C_L = 1\) pF、单位增益带宽 \(f_u = 1\) GHz、\(g_m/I_D = 15\) S/A 和沟道长度 \(L = 100\) nm，设计按以下顺序进行：

由 \(g_m = 2\pi f_u C_L\) 得到所需跨导，约为 6.28 mS。
由 \(I_D = g_m / (g_m/I_D)\) 得到偏置电流，约为 419 µA。
在查找表中读出这一 \(g_m/I_D\) 与沟道长度下的电流密度 \(J_D\)，由 \(W = I_D / J_D\) 得到器件宽度。

同一张查找表还能读出本征增益 \(g_m/g_{ds}\) 和特征频率 \(f_T\)，用来检查所选沟道长度是否同时满足增益和速度要求。后面几个练习把这一流程推广到差分对，需要额外考虑输入共模电平对尾电流管和负载电阻的约束。

期末项目：LCD 像素驱动放大器

项目要求为 272 × 340 像素、刷新率 60 Hz 的 38 mm 智能手表屏幕设计像素驱动放大器。放大器的输入来自满量程 0.7 V 的理想 10 bit DAC，最难的一次跳变是 1.4 V 的满摆幅，负载模型为 400 Ω 串联 60 pF。

建立时间与增益预算。 放大器必须在一个刷新周期内依次驱动所有像素，因此每个像素可用的建立时间为

\[ T_{settle} = \frac{1}{60 \times 272 \times 340} \approx 180.22 \text{ ns}. \]

我把 0.2% 的总误差平分为 0.1% 的静态误差和 0.1% 的动态误差。静态误差 \(\varepsilon_s = 1/(1+\beta A_{DC})\) 决定了直流增益，按报告中的反馈系数计算，\(A_{DC}\) 需要约 2997。动态误差 \(\varepsilon_d = e^{-T_{settle}/\tau}\) 决定了闭环时间常数：

\[ \tau = \frac{T_{settle}}{\ln(1/\varepsilon_d)} = \frac{180 \text{ ns}}{\ln 1000} \approx 26.05 \text{ ns}. \]

把补偿后的环路近似为单极点系统时，环路增益的单位增益带宽等于闭环主极点，因此所需的环路单位增益角频率为 \(\omega_u = 1/\tau \approx 3.84 \times 10^7\) rad/s。

电路结构。 第一级是 NMOS 伸缩式共源共栅（telescopic cascode）放大器，提供大部分增益；第二级是 PMOS 输入的 AB 类输出级，负责压摆率；两级之间用 NMOS 源极跟随器设置偏置，并采用 Miller 补偿。为保证 45° 以上的相位裕度，次极点放在单位增益频率附近，由此得到第二级跨导 \(g_{m2} = \omega_{p2} C_L\)；第一级跨导由 \(g_{m1} = \omega_u C_C / \beta\) 确定。器件尺寸沿用 Lab 3 的 \(g_m/I_D\) 流程：先扫描 \(g_m/I_D\) 和沟道长度，使 \(f_T\) 满足带宽要求且增益最大，再扫描补偿电容 \(C_C\) 调整相位裕度。

结果。

指标	设计要求	设计结果
建立时间	180.22 ns	173 ns
功耗	≤ 1.1 mW	482.41 µW
总电容	≤ 2 pF	50 fF
总电阻	≤ 100 MΩ	100 MΩ
直流 CMRR	≥ 65 dB	70.52 dB
直流 PSRR	≥ 50 dB	59.78 dB
相位裕度	≥ 45°	53.5°

2026.09.28